ASML 与台湾积体电路制造公司（台积电）发起了一项跨行业合作，计划把 EUV（极紫外）光刻使用的光掩模从目前的 6 英寸扩大到 12 英寸。按照规划，2031 年建成 12 英寸掩模试产线，2033 年准备好可投入先进制程量产的光刻设备。其目的在于解除 High NA EUV 带来的曝光视场缩水一半的限制。
被砍掉一半的曝光视场
High NA EUV 把数值孔径从 0.33 提高到 0.55。分辨率提升了，但为此引入的变形（anamorphic）光学系统也带来了麻烦的副作用。由于水平方向与垂直方向的缩小倍率不同，掩模保持 6 英寸时，晶圆上一次能曝光的范围最大只有 26 × 16.5 毫米，正好是传统 26 × 33 毫米的一半。
超出这个尺寸的大芯片，就必须分成两个半视场分别曝光，再把接缝拼接起来。这种被称为拼接（stitching）的做法已经过验证可行，但它牵扯到设计、OPC（光学邻近效应修正）、掩模和光刻机的方方面面，工序相当繁琐。曝光次数增加，设备产能也随之下降。面向 AI 的大尺寸芯片最容易撞上这条限制，这也是问题变得紧迫的原因。
把掩模做大就能恢复原状
转向 12 英寸掩模，是从材料一侧而非光学一侧来解题。掩模变大之后，即便保留变形光学系统，也能拿回接近传统尺寸的曝光视场。拼接不再必要，曝光次数减少带来光刻机产能提升，芯片制造成本也会下降。这就是 ASML 与台积电给出的理由。
ASML 总裁兼首席执行官 Christophe Fouquet 指出，High NA EUV 会先在现有的 6 英寸掩模上启动，随后由 12 英寸掩模支撑，从而提高光刻机产能。台积电董事长兼首席执行官魏哲家表示，当整个行业共同解决复杂问题时，就能打开单一公司无法企及的可能性。
不过，掩模基板、防尘薄膜、检测设备和刻写设备，全都是围绕 6 英寸建立起来的资产。这并不是简单放大尺寸的事，而是要重建整条供应链。两家公司之所以特意采用行业合作的形式，正是因为这一环节靠一家企业推不动。
2031 年试产线，2033 年进入量产
时间表设有两个节点：2031 年之前建成 12 英寸掩模试产线；2033 年之前备齐可用于先进制程量产的 12 英寸光刻设备。
台积电本身计划从 2030 年起在先进制程的量产中使用 ASML 的 High NA 技术。也就是说，最初几年仍以 6 英寸掩模运行，12 英寸随后加入。台积电认为，受 AI 应用所需的晶体管结构日趋复杂驱动，需要用到 High NA EUV 的层数今后还会增加。
领先三年的英特尔，以及开始统一的步调
大幅面掩模本身并不是新想法。英特尔代工（Intel Foundry）已表示，自己独自推进大幅面掩模的工作已超过三年。该公司还公布，用 High NA EUV 处理过的晶圆已超过 100 万片，在实际投产规模上一直领先。这次的合作，相当于整个行业追上了它的判断。
发布日期为 2026 年 9 月 8 日。前一天，也就是 9 月 7 日，两家公司在美国加利福尼亚州蒙特雷举行的 SPIE BACUS 会议之前召集了相关伙伴。三星电子（SAMSUNG）已表明参与意向，High NA EUV 的采用厂商与主要掩模供应商也表达了加入兴趣。在光刻机由一家厂商独家供应的格局下，围绕它的周边规格也开始统一步调。
总结
High NA EUV 用曝光视场换来了分辨率，把拼接这道额外工序留给了行业。12 英寸掩模是直面这一结构性限制的方案。2031 年试产线、2033 年量产设备，对先进制程的投资判断而言仍属遥远，但这段距离也说明掩模规格变更是多么沉重的工程。台积电在 2030 年启动 High NA 量产，12 英寸在数年后并入。这套两段式计划能否按期推进，将左右 2030 年代前期的微缩节奏。
